摘要 随着电流舵数模转换器(digital-to-analog converter, DAC)工作频率的提高,即使是数百飞秒的时序失配也会严重恶化高性能DAC的动态性能.在这一类DAC中,锁存驱动器模块直接控制电流源的开关切换,其时序直接影响电流舵DAC输出模拟信号的码间过渡动态特性.电流舵DAC锁存驱动器时序失配的主要来源,包括时钟网络延时失配、开关驱动晶体管的梯度失配和随机失配.一方面,在传统时钟网络中,不同位置节点间的失配是时钟网络延时失配的重要来源;另一方面,增加开关驱动晶体管尺寸可减少随机失配造成的延时偏差,但增加梯度失配造成的延时偏差.为了减小锁存驱动器时序失配提升DAC动态性能,本文提出了一种通过改变时钟网络连接方式减小时钟延时失配的方法,以及一种综合考虑梯度失配与随机失配的联合设计方法.为了验证所提方法的有效性,在65 nm工艺下设计了一个14b精度的DAC,流片测试结果表明在1 GS/s采样率、430 MHz信号带宽内,实测的无杂散动态范围(spurious-free dynamic range, SFDR)大于70 dB.与相同工艺下设计但并未采用本文所提出的时序优化方法的DAC测试结果对比表明,本文提出的时序优化方法以功耗从106 mW提升到160 mW为代价,将SFDR大于70 dB的信号带宽从210 MHz提升到430 MHz.

摘要 人工智能与物联网时代,大数据模型驱动的应用场景和计算任务层出不穷,极大促进了国家数字化发展.然而,传统冯·诺依曼(John von Neumann)体系架构的硬件系统由于存算分离的结构特点导致存储墙瓶颈,在数据密集型应用中消耗了大量的数据搬运成本,抑制了能效性能提升.存算一体技术是后摩尔(Moore)时代背离传统架构系统的新型计算范式,利用存储单元器件、电路内在特性,将基本的计算逻辑任务融入存储单元之中,从而消除数据搬运开销,有望实现智能计算硬件平台能效性能的显著提升.本文以契合存算一体技术的存储器件电路为切入点,概述基于传统互补金属氧化物半导体(complementary metal oxide semiconductor, CMOS)和新型非易失存储器件代表铁电晶体管的存算一体电路,并从器件、架构芯片、算法应用等层次讨论存算一体电路的跨层次协同设计优化方法.

摘要 如今,随着数据需求的增长以及硬件算力性能的提升,人工智能得到越来越广泛的应用.其中,神经网络算法已经被成功地用于解决一些实际问题,例如人脸识别、自动驾驶等.尽管这些算法有着卓越的表现,但其在传统硬件平台上的计算性能仍然不够高效.因而,一些为神经网络算法定制的计算平台应运而生.本文将总结一些典型的神经网络加速器架构设计,包括计算单元、数据流控制、所加速的不同神经网络的特点,以及在新兴计算平台上设计加速器的考量等.最后我们也将提出对神经网络加速器未来的展望.

摘要 由于触控侦测阶段的保持电荷损失和驱动晶体管的阈值电压漂移,传统的栅极驱动电路用于高触控侦测率的内嵌式(in-cell)电容触控屏时存在稳定性不佳的问题.本文提出了一种具有两级预充电结构的栅极驱动电路,可有效地减少触控侦测阶段的保持电荷损失量,并抑制驱动晶体管的阈值电压漂移.仿真结果表明,传统栅极驱动电路和新栅极驱动电路的邻近级输出波形延迟时间的差异分别是9.3%和1.6%.在关键晶体管的阈值电压正向漂移10 V后,传统栅极驱动电路和新栅极驱动电路输出波形延迟时间的增加比率分别为120%和2.4%.因此,本文提出的新型栅极驱动电路具有较好的稳定性,适用于高触控侦测率的in-cell电容触控屏.

摘要 本文研究了一款基于非对称耦合阶跃阻抗谐振器SIR (stepped-impedance resonator)设计的6阶窄带超导平衡式带通滤波器,该滤波器具有高的频率选择性以及宽阻带特性.本文首先研究了3种具有不同耦合特性的SIR耦合对,分析了其差模DM (differential mode)相位移、耦合系数,以及共模CM (common mode)抑制水平.通过适当选取SIR的阻抗比以及使用具有分散谐波分量的不同尺寸的SIR,其高次频得以远离基频,从而拓宽阻带.同时,由于其DM和CM等效电路具有不同的谐振频率,其带内的共模噪声可以得到天然的抑制.研究表明,电磁耦合对可在不增加电路面积的情况下获得小的耦合系数以利于窄带设计,电耦合对结构有利于高阶电路的互连,而磁耦合对具有最佳的CM抑制水平.此外, 3类SIR对的弱耦合特性均可用于窄带设计.为了验证,本文采用所述3类SIR对设计了一款6阶平衡式带通滤波器,并在此基础上引入交叉耦合结构产生传输零点以提高通带选择性.其零点的产生机理通过传输路径的幅度及相位移分析进行了说明.最终,本文利用高温超导HTS (high-temperature superconducting)技术实现了所设计的具有交叉耦合结构的滤波器,以降低插入损耗.该电路在77 K温度下进行了测量,测试结果表明:通带的相对带宽FBW (fractional bandwidth)为1.6%,带内插损约为0.37 d B,带内CM抑制度优于40 d B.其-60 dB带宽/-3 dB带宽的矩形系数小于1.45,同时-20 dB DM阻带达到约5倍f0d(f0d代表DM基波频率).

摘要 本文提出了一种新型多模SRLR (square ring loaded resonators)结构,并基于该谐振结构设计了一款具有高共模噪声抑制的双通带超导平衡滤波器.此外,本文详细地给出了该谐振器的差共模谐振机理,拓扑结构,模拟仿真结果.基于上述分析,使用0.5 mm厚度的氧化镁(MgO)基片上的钇钡铜氧(YBCO)高温超导薄膜设计制作一款四阶双通带平衡滤波器,该滤波器的两个通带的中心频率分别为2.2 GHz和3.5 GHz,带内的损耗分别为0.1 d B和0.12 dB,两个通带内的共模抑制分别为74.9 d B和67.4 dB.其测试曲线、模拟仿真曲线、理论计算具有良好的吻合度,验证了所提出滤波器的设计方法的正确性.

摘要 随着科技快速进步,新兴应用不断涌现.无法响应软件变化的芯片,如专用集成电路(application-specific integrated circuit, ASIC),将因为生命周期过短,面临一次性工程成本(non-recurring engineering,NRE)过高的难题.与此同时,随着摩尔定律(Moore's law)和迪纳徳定律(Dennard scaling)走向终结,未来集成电路工艺更新带来的能效收益越来越小,通用处理器可实现的计算能力被芯片功耗约束.近几年兴起的领域定制加速器(domain-specific accelerator, DSA)通过针对特定应用领域的计算模式,定制芯片架构,以期兼顾能量效率和特定领域内的灵活性.但目前DSA面向硬件定制软件,这导致软件生态碎片化,程序员学习成本增大.未来芯片设计需要兼顾灵活性、能量效率和可编程性.软件定义芯片(software-defined chip, SDC)在这一需求下成为了研究热点.可重构芯片通过融合处理器的高灵活性、ASIC的高能效,并通过重构提供了在运行时根据软件定制芯片架构的能力,是当前SDC的研究热点.本文首先回顾SDC的研究动机,然后分析可重构芯片如何满足SDC的需求,之后探讨当前可重构芯片面临的挑战,最后阐述为了实现SDC,可重构芯片未来的发展方向.

摘要 传统电荷型器件的发展已接近摩尔定律的极限,亟需寻求新原理或新架构进行信息处理,用"非电荷型器件"替代传统的"电荷型器件"是一种极具潜力的途径.其中利用电子自旋的集体进动所产生的自旋波进行信息的输运及计算,有可能成为后摩尔时代信息传输与处理的重要方式.自旋波逻辑器件在能量损耗、器件尺寸应用频段、逻辑实现等诸多方面具有传统器件无法比拟的优势.本文在介绍Mach-Zehnder干涉型自旋波逻辑门工作原理的基础上,从器件层面剖析自旋波逻辑门中的关键器件的实现原理,并系统性综述了这些关键器件近年来的研究进展.论文最后就自旋波逻辑门的未来发展做出了展望.